verilog 的一个奇怪的问题

2019-03-25 10:28发布

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我用Synplify做了个普通定点格式（第47位是符号位，46到29位是整数位，28到0位是小数位）转换成ieee754格式的模块，但是编译中出现了这样一条编译错误信息@E:CL104 : changeto754.v(62) | Couldn't find binding for variable index。。。我都束手无策了，index明明已经定义了，为什么编译会提示index未加约束这样的错误信息呢？？求助啊！！！（下面是全部代码）
  1. `define M 18
  2. `define N 29
  3. //????????????256
  4. module changeto754(data754,datain,clk,rst_n);
  5. output [31:0] data754;
  6. input [`M+`N:0] datain;
  7. input clk,rst_n;
  9. reg [7:0] index;
  10. //reg [7:0] j;
  11. reg [`M+`N-1:0] data,men[`M+`N];
  12. reg [7:0] E;
  13. reg [22:0] F;
  14. reg [2:0] state;
  15. reg S;
  17. parameter s0=0;
  18. parameter s1=1;
  19. parameter s2=2;
  20. parameter s3=3;
  22. assign data754[31]=S;
  23. assign data75[30:23]=E;
  24. assign data754[22:0]=F;
  26. always@(posedge clk)
  27. begin
  28. if(rst_n==0)
  29. begin
  30. index<=`M+`N-1;
  31. E<=8'd0;
  32. F<=23'd0;
  33. state<=s0;
  34. S<=1'b0;
  35. //for(j=8'd0;j<=(`M+`N);j=j+8'd1)
  36. // men[j]={{(`M+`N-j){1'b0}},{j{1'b1}}};
  37. end
  38. else
  39. begin
  40. case(state)
  41. s0:
  42. begin
  43. if(datain[`M+`N])
  44. begin
  45. data<=~datain[`M+`N-1:0]+1;
  46. S<=1'b1;
  47. end
  48. //else S<=1'b0;
  49. state<=s1;
  50. end
  51. s1:
  52. begin
  53. if(data[index]) //?????????1
  54. begin
  55. E<=8'd127+index-`N;
  56. if(index==0) F<=23'd0;
  57. else
  58. begin
  59. if(index>22) F<=data>>(index-23);//data cut
  60. else //F[22:23-index]<=data[index-1:0];
  61. begin
  62. if(`M+`N>22) F<=(data|{{(`M+`N-index){1'b0}},{index{1'b1}}})<<(23-index);
  63. else F<=({{(23-`M-`N){1'b0}},data}|{{(23-index){1'b0}},{index{1'b1}}})<<(23-index);
  64. end
  65. end
  66. state<=s2;
  67. end
  68. else
  69. begin
  70. if(index==0) //???????1
  71. begin
  72. E<=8'd127;
  73. F<=23'd0;
  74. state<=s2;
  75. end
  76. else
  77. begin
  78. index<=index-1;
  79. end
  80. end
  81. end
  82. endcase
  83. end
  84. end
  86. endmodule
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4条回答
eeleader
1楼-- · 2019-03-25 15:43
< /

等待VERILOG高手出现!解决所有的问题!

xieqiang
2楼-- · 2019-03-25 17:52
没看懂程序，但
1、assign data75[30:23]=E; 此处有错误，应该是笔误
2、index报错。Error (10734): Verilog HDL error at changeto754.v(62): index is not a constant
这两句有问题
if(`M+`N>22) F<=(data|{{(`M+`N-index){1'b0}},{index{1'b1}}})<<(23-index);
else F<=({{(23-`M-`N){1'b0}},data}|{{(23-index){1'b0}},{index{1'b1}}})<<(23-index);
此处，拼接运算符里面加逗号就编译通过了！
但楼主的意思应该是{4{a}} = {a,a,a,a}这种意思。刚查了下书，这里，这个4，必须是常数表达式！！

[ 本帖最后由 xieqiang 于 2011-3-30 21:00 编辑 ]
eeleader
3楼-- · 2019-03-25 19:32

好,解析的好!

1067941083
4楼-- · 2019-03-25 23:41
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