关于modelsim仿真时钟信号的问题

2019-03-25 10:30发布

站内问答 / FPGA
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做仿真的时候，波形图里面的时钟信号一直持续为低，我以前仿真的时候也是用同样的方式编写时钟信号的，都没出现问题啊 always#50 clk=！clk； 刚开始学习这方面的东西，很多问题都不懂， 有没有高手指点，或是碰到过类似情况知道哪出问题的，不胜感激啊！！！ ps ：我觉得应该不是测试文件的原因，测试信号是有的，但不知道什么原因没能给要测试模块加上，或是被测试模块有什么错误吗 此帖出自小平头技术问答
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6条回答
x1022as
1楼-- · 2019-03-25 16:14
< / reset信号和clk是一起编写的&nbsp; 但是仿真波形里有有效地reset信号
x1022as
2楼-- · 2019-03-25 20:34
 精彩回答 2  元偷偷看……
wstt
3楼-- · 2019-03-26 00:42
楼主把错误描述下吧，让大家也可以借鉴下
00750
4楼-- · 2019-03-26 02:03
猜测可能是没有给clk初值
x1022as
5楼-- · 2019-03-26 03:43
当时复制粘贴在另一个地方又写了一遍always#50 clk=！clk；这样就给抵消掉了，呵呵  相当愚蠢的错误，当时没敢网上写。
eeleader
6楼-- · 2019-03-26 06:58

笔误! 这样的问题很难查找!

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