eeleader斑竹请进!

2019-03-25 10:30发布

前段时间写了一个BCD码转GRAY码的小程序,结果在做门级仿真时,出现了很多“毛刺”,听取了大家的意见后,重新改了程序,发现“毛刺”的个数是比上次的少了,但还是存在,麻烦斑竹给修改一下!谢谢……
PS:以前帖子的链接:
    http://bbs.eeworld.com.cn/thread-254513-1-2.html
修改逻辑后的仿真图:
_1.jpg
_2.jpg

*******************************程序代码************************************
`timescale        1ns / 1ps
module                 BCD2GRAY( SysClk, SysRst_n, BCD, GRAY );
input                        SysRst_n, SysClk;
input        [3:0]        BCD;
output        [3:0]        GRAY;

reg                [3:0]        GRAY;
reg                [3:0]        BCDTemp;
always @ ( posedge SysClk or negedge SysRst_n )
        if ( !SysRst_n )
                BCDTemp <= 4'b0;
        else
        begin
                BCDTemp[0] <= BCD[0];
                BCDTemp[1] <= BCD[1];
                BCDTemp[2] <= BCD[2];
                BCDTemp[3] <= BCD[3];
        end
       
always @ ( posedge SysClk or negedge SysRst_n )
        if ( !SysRst_n )
                GRAY <= 4'b0;
        else
        begin
                GRAY[0] <= BCDTemp[0] ^ BCDTemp[1];
                GRAY[1] <= BCDTemp[1] ^ BCDTemp[2];
                GRAY[2] <= BCDTemp[2] ^ BCDTemp[3];
                GRAY[3] <= BCDTemp[3];
        end

endmodule
*************************************Testbech*********************************
`timescale  1ns / 1ps
module        BCD2GRAY_TEST();

reg                                        SysClk, SysRst_n;
reg                [3:0]                BCD;
wire        [3:0]                GRAY;

initial
begin
        SysClk = 1'b1;
        forever
                #25 SysClk = ~SysClk;
end

initial
begin
        SysRst_n = 1'b1;
        #50 SysRst_n = 1'b0;
        #200 SysRst_n = 1'b1;
        #100000;
        $stop;
end

always @ ( posedge SysClk )
begin
        BCD = {$random} % 15;
end
/*
always @ ( posedge WrClk or negedge SysRst_n )
        if ( !SysRst_n )
                BCDTemp <= 4'b0;
        else
                BCDTemp <= BCD >> 1;
assign GRAY_r = BCDTemp ^ BCD;
*/

BCD2GRAY                BCD2GRAY_INST(
                                                .SysClk(SysClk),
                                                .SysRst_n(SysRst_n),
                                                .BCD(BCD),
                                                .GRAY(GRAY)
                                                );

endmodule 此帖出自小平头技术问答
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3条回答
eeleader
1楼-- · 2019-03-25 21:28
< /

这个是时钟的上升沿建立时间引起,这个毛刺我在平时的设计中不考虑的!

swfc_qinmm
2楼-- · 2019-03-25 23:27
毛刺是不是有点多?它的影响可以忽略吗?
eeleader
3楼-- · 2019-03-25 23:37

是可以忽略的. 我平时设计用于工程项目的代码,仿真的时候在时钟上升沿处都有很多毛刺,这是由于D除法器由于边沿触发过程引起不确定状态. 这个时候采集数据不可靠, 所以平时设计一直强调要注意器件建立时间和保持时间就是因为这个毛刺存在,否则就不必要考虑TSETUP,THOLD 这些参数了!

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