Altera的时序约束问题

2019-03-25 10:32发布

有一个62.5Mhz的时钟clk_62M,我用语句 assign  clk_62M_inv = ~clk_62M;生成一个反向时钟。
时钟clk_62M和clk_62M_inv的周期是16ns,我希望把这两个时钟的上升沿的时间约束在7.5-8.5ns之间?
该如何写约束呢?我用的是Altera的TimeQuest。谢谢 此帖出自小平头技术问答
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8条回答
tx_xy
1楼-- · 2019-03-25 13:03
< / 楼主的意思是 第一个上升沿在7.5ns到8.5ns之间?

这个应该不难啊  约束时钟的时候 可以指定上升沿的时间的。
lzxylwq
2楼-- · 2019-03-25 16:45
是指两个上升沿之间的时间间隔,在7.5ns到8.5ns之间
speedUp
3楼-- · 2019-03-25 20:25
 精彩回答 2  元偷偷看……
tx_xy
4楼-- · 2019-03-25 22:38
是这样的话 使用altera的PLL 里面有一个输出使能选项,过7.5~8.5ns的时候,使能输出。
lixinsir
5楼-- · 2019-03-25 23:51
在sdc的handbook 里有介绍,大概看下应该可以很好的解决!
eeleader
6楼-- · 2019-03-26 04:11

楼主的意思用两个时钟去驱动触发电路,要两个电路上升沿的时间保持在半个周期。楼主这种用法我没用过,应该设计异步时钟设计的问题。关于异步时钟设计的问题,最关键在于两个时钟相关电路是否需要传递信号,如果传递信号,在保证设计指标的条件下,怎样保证可靠!

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