Altera的时序约束问题

2019-03-25 10:32发布

站内问答 / FPGA
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有一个62.5Mhz的时钟clk_62M，我用语句 assign  clk_62M_inv = ~clk_62M;生成一个反向时钟。
时钟clk_62M和clk_62M_inv的周期是16ns,我希望把这两个时钟的上升沿的时间约束在7.5-8.5ns之间？
该如何写约束呢？我用的是Altera的TimeQuest。谢谢 此帖出自小平头技术问答
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8条回答
tx_xy
1楼-- · 2019-03-26 06:41
assign  clk_62M_inv = ~clk_62M 他这么来一下 这两个时钟不会是异步时钟的 。
eeleader-mcu
2楼-- · 2019-03-26 07:50

两个系统时钟间约束这样好象不可能吧!

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