如何用VHDL设计一个延时器

2019-03-25 10:34发布

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输入是一些随机产生的信号，要求所有的这些输入信号在延时100个时钟周期后循序输出。请问这个该如何设计？输入信号的顺序已经给定！！！！！！！！！！！此帖出自小平头技术问答

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4条回答

1楼-- · 2019-03-25 12:48

< / FIFO

2楼-- · 2019-03-25 14:43

这个不知道哦，不过论坛上倒是有挺多有用的资料，可以找到看看

3楼-- · 2019-03-25 18:50

精彩回答 2 元偷偷看……

4楼-- · 2019-03-26 00:25

建议使用一个ram缓存一下，不建议使用fifo，fifo的控制逻辑耗费的资源相对比较多