来自EEWORLD合作群：12425841

reg ChZFilt;
reg [5:0] ChZBuf;

assign LineOrigin = ChZFilt;

always @ ( posedge Clk4MHz or negedge Reset_ )
begin
if ( !Reset_ )
begin
ChZBuf <= 6'h00;
ChZFilt <= LO;
end
else
begin
ChZBuf <= ChZBuf << 1;
ChZBuf[0] <= ChZ;
if ( ChZBuf[5:1] == 5'b11111 )
ChZFilt <= HI;
else if ( ChZBuf[5:1] == 5'b00000 )
ChZFilt <= LO;
else
ChZFilt <= ChZFilt;
end
end

我没明白，这个信号怎么两种仿真情况下不一样，已经check过了，这个信号只在一个模块里面用到。我的意思是联合其它模块一起测试仿真的时候多了一个时钟周期才去读这个信号。
此帖出自小平头技术问答