现在有一个设计用ncverilog做simulation没有问题
用synplify+ise在FPGA上做硬件仿真出错
用chipscope抓了信号碰到一个奇怪的现象:从出错的数据分析程序进了一个不应该进的if语句,但是从抓的信号来看这个if语句的选择信号是正常的.不知道怎么会进入到这个if语句中去的。
感觉是synplify综合出的问题。
有没有哪位大虾遇到过这种问题?真是太诡异了. 此帖出自小平头技术问答