verilog HDL仿真时报这个错误，是什么原因

2019-03-25 10:38发布

站内问答 / FPGA
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用modelsim仿真一段简单verilog程序：

module 2_nand(in1,in2,out);
input in1,in2；
output out;
assign out=~(in1&in2);
endmodule

编译时报错：near "module": syntax error
此帖出自小平头技术问答
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1条回答
eeleader
1楼-- · 2019-03-25 20:42
< /

module 模块名不能以数字开头啊！

 

 

请仔细看VERILOG 语法书！！！！！！！！！！！！！！！！！！！！！！！

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