module count4(out,reset,clk);
output[3:0] out;
input[3:0] reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if(reset) out<=0;
else out<=out+1;
end
endmodule
out之所以要定义成为寄存器类型 是不是因为下面有always 语句的原因啊 ？
如果下面不是有always 语句 是不是 可以不定义成reg 类型 啊 ？求高人指点！！！
此帖出自
小平头技术问答
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而如果不声明的话会默认为wire型，这样的话always就无法运行识别了
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