module count4(out,reset,clk);
output[3:0] out;
input[3:0] reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if(reset) out<=0;
else out<=out+1;
end
endmodule
out之所以要定义成为寄存器类型 是不是因为下面有always 语句的原因啊 ？
如果下面不是有always 语句 是不是 可以不定义成reg 类型 啊 ？求高人指点！！！
此帖出自
小平头技术问答
{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 leomeng 的问题《一段小程序 有小惑 求指点》','https://www.xiaopingtou.net/q-16220.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
一周热门 更多>