关于formality的几个问题

2019-03-25 10:39发布

用formality进行rtl和综合后网表进行比对，发现两个问题

1.没有匹配的点很多，reference多于implementation的

2.verify的时候报了很多错

请问这是为什么啊如何修改？

ps：svf已经加了，另外设置忽略full case为false，不知道怎么办，请高手指点此帖出自小平头技术问答

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