关于CPLD的引脚复用问题

2019-03-25 10:41发布

站内问答 / FPGA
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用Verilog HDL语言怎么驱动一个引脚为输入输出端口？要求某一时候为输出，某一时候为输入，该怎么编写啊，谢谢啊 此帖出自小平头技术问答
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3条回答
ming1005
1楼-- · 2019-03-25 17:59
< / 定义为INOUT,用选择语句就好了
linhaiqing60
2楼-- · 2019-03-25 23:40
比如sda为inout口。
inout sda;

assign sda=sda_in_en?1'bz:sda_out;
eeleader
3楼-- · 2019-03-26 04:43

如果与总线连接，需要考虑，没有输入输出时候，需要赋值高阻态！！！！！！！！1

否则影响总线使用！

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