所有的register都为unconstrained

2019-03-25 10:44发布

站内问答 / FPGA
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我在dc综合top层时一切正常，然后写出sdc, 再用该sdc跑pt时用check_timing检查发现所有的register/D都报为unconstrained，所有的register/CK都报为no clock, 再用report_timing报只显示No Constrained paths，这是怎么回事呢？该怎么解决呢？*PAD时钟我建在PAD的输入端(PAD端)，和PAD的输出端(C端)我都试过了，都是上面所述的现象，该时钟进来后直接用于各register 此帖出自小平头技术问答
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1条回答
eeleader-mcu
1楼-- · 2019-03-25 16:46
< / 如果设计中时钟引入用的是普通的数据IO，而没有用专用的时钟IO，可能导致设计中的所有register的CK端都找不到时钟。

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