以下是二选一选择器测试程序:
`timescale 1ns/1ns
module jiegou;                      //用于选择器的测试程序
　　reg [1:0] IN; 　　　　　　　　　　　//寄存器定义，输入端口，数据宽度为2bit。
　　reg SEL_IN; 　　　　　　　　　　　　//寄存器定义，输入端口。
　　wire F; 　　　　　　　　　　　　　　//线网定义，输出端口。

　　jiegou_down SEL ( IN[0], IN[1], SEL_IN, F ); //底层模块名、实例名及参数。
　　always #150 SEL_IN = ~SEL_IN; 　　　//每隔150ns，SEL_IN反相一次(注1)。
　　always #50 IN = IN + 1; 　　　　　　//每隔50ns，IN = IN + 1(注2)。
　　initial
　　　begin 　　　　　　　　　　　//从initial始，输入信号变化。begin与end相呼应。

　　SEL_IN = 0; IN = 0; 　　　　　　　　//一开始，SEL_IN = 0，IN = 0。
　　　　　　　　　　　　　　　　　　　//之后，按(注1)、(注2)规律变化。
　　#450 $finish; 　　　　　　　　　　　//仿真到450ns时结束
　　end 　　　　　　　　　　　　　　　　//与begin呼应
endmodule 　　　　　　　　　　　　　　//模块结束

底层模块编译没有问题,程序如下:
module jiegou_down(x,y,a,q);
  input x,y,a;
  output q;
  
  and #10 and1(b,x,y),
          and2(c,y,d);
  or  #10 or1(q,b,c);
  not #10 not1(d,a);
  
endmodule

编译时出现:
** Error: I:/MyVerilog hdl/modelsim/9_11/jiegou.v(6): near "?": syntax error, unexpected '?' 此帖出自小平头技术问答