vim中verilog/VHDL怎么自动缩进啊？？

2019-03-25 10:51发布

站内问答 / FPGA
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以前都是用emacs，现在想改用vim了，但是对vim的设置不太熟悉。

    我在.vimrc中设置了set ai ，但是在编辑verilog/VHDL的时候还是没有办法自动缩进啊，按enter还是定位到行首去了。
  各位大侠们是怎么设置的verilog/vhdl的自动缩进的哦？？？谢谢。 此帖出自小平头技术问答
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2条回答
HDLWorld
1楼-- · 2019-03-25 19:01
< / http://vimcdoc.sourceforge.net/doc/help.html
http://easwy.com/blog/archives/advanced-vim-skills-catalog/
看看资料吧，很长时间没用了
eecsseudl
2楼-- · 2019-03-25 22:24
是使用命令：
:set autoindent
就可以实现语法自动缩进
你要是想看到行数的现实，有这个命令
:set number
Good lucky!

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