顶层时钟是clk_26M，顶层下一个clkgen的模块，产生clk的六分频时钟clk_div6给顶层下其他模块使用，综合时需要对clk_div6设generated clock。

在综合脚本中我是这样加的
set_generated_clock -name ideal_clk -from clk_26M -divide_by 6 U_clkgen/clk_div

但报错说generated clock不能加在hierarchy的pin上，请问我应该怎样设呢，谢谢各位了！ 此帖出自小平头技术问答