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verilog高手看看我的reg变量判断为啥第二种写法编译报错呢？

2020-01-26 17:30发布

站内问答 / FPGA
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  1.   reg [31:0]Count;
  2.   //写法1：正确
  3.   always@(posedge sys_clk50,negedge rst_n) begin
  4.     if(!rst_n) begin
  5.       Count <=32'd0;
  6.     end
  7.     else begin
  8.       Count <=Count+1;
  9.       if(Count >= 5000) begin //写法正确
  10.         Count <=0;
  11.       end
  12.     end
  13.   end
  14.   
  15.   //写法2：编译报错
  16.   always@(posedge sys_clk50,negedge rst_n) begin
  17.     if(!rst_n) begin
  18.       Count <=32'd0;
  19.     end
  20.     else begin
  21.       Count <=Count+1;
  22.     end
  23.     //-------------------------编译报错
  24.     if(Count >= 5000) begin
  25.       Count <=0;
  26.     end
  27.   end
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verilog刚学，，不太明白，报错的提示也不理解，谢谢先
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17条回答
rongzhai
1楼-- · 2020-01-26 23:30
本帖最后由 rongzhai 于 2019-9-10 18:17 编辑

第二种写法，复位操作中的else和 if(Count >= 5000)是并行执行，逻辑操作上相当于同一时刻对同一个对象进行操作。
(⊙o⊙)你
2楼-- · 2020-01-27 04:35
rongzhai 发表于 2019-9-10 18:15
第二种写法，复位操作中的else和 if(Count >= 5000)是并行执行，逻辑操作上相当于同一时刻对同一个对象进行 ...

always中的语句不都是顺序执行的吗？
GavinZ
3楼-- · 2020-01-27 07:56
 精彩回答 2  元偷偷看……
zhangmangui
4楼-- · 2020-01-27 13:02
GavinZ 发表于 2019-9-14 10:10
两种都不对。应该这样写：
  always@(posedge sys_clk50,negedge rst_n) begin
    if(!rst_n) begin

常见的写法都是这样的
xiaochunyuan
5楼-- · 2020-01-27 17:13
GavinZ 发表于 2019-9-14 10:10
两种都不对。应该这样写：
  always@(posedge sys_clk50,negedge rst_n) begin
    if(!rst_n) begin

他说的第一种是对，我觉得，你这样会多一个clk，比如到了5000不会执行清0，而要到5000的下一个clk时才会清0，但第一种就是到了5000然后就顺序执行了清0语句。
xiaochunyuan
6楼-- · 2020-01-27 18:48
GavinZ 发表于 2019-9-14 10:10
两种都不对。应该这样写：
  always@(posedge sys_clk50,negedge rst_n) begin
    if(!rst_n) begin

他说的第一种是对的，我觉得，你这样会多一个clk，比如到了5000不会执行清0，而要到5000的下一个clk时才会清0，但]第一种就是到了5000然后就顺序执行了清0语句。
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