verilog高手看看我的reg变量判断为啥第二种写法编译报错呢？-第2页回答 - 平头弟

verilog高手看看我的reg变量判断为啥第二种写法编译报错呢？

2020-01-26 17:30发布

站内问答 / FPGA

4541 18

reg [31:0]Count;
//写法1：正确
always@(posedge sys_clk50,negedge rst_n) begin
if(!rst_n) begin
Count <=32'd0;
end
else begin
Count <=Count+1;
if(Count >= 5000) begin //写法正确
Count <=0;
end
end
end
//写法2：编译报错
always@(posedge sys_clk50,negedge rst_n) begin
if(!rst_n) begin
Count <=32'd0;
end
else begin
Count <=Count+1;
end
//-------------------------编译报错
if(Count >= 5000) begin
Count <=0;
end
end

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verilog刚学，，不太明白，报错的提示也不理解，谢谢先

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17条回答

1楼-- · 2020-01-27 22:57

xiaochunyuan 发表于 2019-9-17 16:09
他说的第一种是对的，我觉得，你这样会多一个clk，比如到了5000不会执行清0，而要到5000的下一个clk时才 ...

不对，应该是你的和他的第一种是一样的，都对，只是表达方式不同

2楼-- · 2020-01-28 04:43

精彩回答 2 元偷偷看……

3楼-- · 2020-01-28 05:27

zhangmangui 发表于 2019-9-14 14:28
常见的写法都是这样的

谢谢，能帮我回答下9楼的问题吗

4楼-- · 2020-01-28 10:32

GavinZ 发表于 2019-9-14 10:10
两种都不对。应该这样写：
always@(posedge sys_clk50,negedge rst_n) begin
if(!rst_n) begin

谢谢，能帮我回答下9楼的问题吗

5楼-- · 2020-01-28 12:55

本帖最后由 (⊙o⊙)你于 2019-9-19 16:24 编辑

(⊙o⊙)你发表于 2019-9-18 14:02
嗯，我的第一种和他的写法的效果是一样的，刚才仿真了，波形和rtl图都一样，但是我的那个写法不建议写， ...

想明白了，，直接看RTL图就全部明白了
1、第一次时不满足条件条件，所以没有清0，第二次满足了条件，故清了
2、并行执行

详情见下图

6楼-- · 2020-01-28 18:10

(⊙o⊙)你发表于 2019-9-19 16:23
想明白了，，直接看RTL图就全部明白了
1、第一次时不满足条件条件，所以没有清0，第二次满足了条件，故清 ...

身边多年的逻辑工程师关键时候都去看逻辑原理图

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