FPGA

DDR3

2020-01-26 17:51发布

站内问答 / FPGA
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请问一个简单的问题，DDR3 1.5V的颗粒，很多都是2G 4G，8G稍微少一点，而且2G和4G是PIN对PIN兼容的，8G会比他们多四个信号（不算A14）ZQ1、CKE1、ODT1、CS1#，是不是因为8G的芯片，实际上内部是由两个4G的die直接叠起来的？我不清楚，所以问问大佬们。
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1条回答
zhangmangui
1楼-- · 2020-01-26 17:59
CS增加了  就是一倍了  内部肯定是叠的

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