xilinx rapidio ip核如何仿真

2020-01-27 12:32发布

最近在做两块FPGA进行通信工作,用rapidio去实现,在ise13.4中生成ip后,如何进行仿真,或者chipscope逻辑分析,请大家多多指教。
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19条回答
GoldSunMonkey
1楼-- · 2020-01-27 17:17
:)生成后。里面自带一个目录simulation.
lyfault0815
2楼-- · 2020-01-27 18:50
目录simulation里面的东西可以直接仿真吗?为什么我的不行,仿真出来没有相应信号波形?
lyfault0815
3楼-- · 2020-01-28 00:40
 精彩回答 2  元偷偷看……
GoldSunMonkey
4楼-- · 2020-01-28 04:58
目录simulation里面的东西可以直接仿真吗?为什么我的不行,仿真出来没有相应信号波形?
lyfault0815 发表于 2012-10-11 21:20
看文档说明。当然可以了
yangjia880313
5楼-- · 2020-01-28 05:42
生成RapidIO IP核后产生以下文件(图一),然后打开工程直接编译,根据文档说明,对ucf进行检查后Implement,总是出现错误(图二),ucf和文档里面说的一样,请问以下如何修改,如果把phy_4x_ser_clk/UCLK中的phy_4x_ser_clk/去掉则相应才错误就没有了,但是这样UCLK应该是顶层的,这个错误和文件路径等有没有关系?请多多帮助,谢谢!
GoldSunMonkey
6楼-- · 2020-01-28 07:51
要看准,例子里面使用的器件类型。

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