另外建议重新建工程，然后把相关文件都拷出来。包括NGC等等。

位置是只能顶层
时序的随便。

我直接把时序约束先去掉了，只剩下管脚约束，这样可以通过，这样做可以吗？对于仿真有什么影响？还想请教一下，这个RapidIO的IP核生成后使用example_design的时候，还需要自己写一些接口逻辑程序吗？还有我自己建了一个CDC文件，完成后找不到信号，无法添加信号，这是怎么回事，是example_design/chipscope里面的文件的问题，还是程序本身的问题。多谢指教！

重新生成一遍

请问普通的license文件，生成rapidIO的IP核，能用吗？生成的时候提示（图一），然后在工程里面的相应的文件给的是NGC文件而不是.v文件（图二），实现的时候出错，错误的地方刚好是那些文件里的信号。这些错误和license有没有关系。