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Xilinx RapidIO ip核端口不能初始化

2020-01-27 12:34发布

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我用ise产生了rapidio的核，然后做功能仿真没有问题，我把自己的逻辑与核结合起来后做功能仿真，却发现端口不能初始化了，具体情况是port_initialized变成了不定值。求帮忙！！
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16条回答
ningfen
1楼-- · 2020-01-29 08:37
我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件
happyhappy1
2楼-- · 2020-01-29 13:26
GoldSunMonkey 发表于 2013-5-11 22:59
会自己初始化，然后握手

你好，刚刚接触rapidio，请问大佬可以帮助一下吗，现开始研究启动和初始化，不知道从下手，麻烦大佬提点一下
dqwuf2008
3楼-- · 2020-01-29 14:59
 精彩回答 2  元偷偷看……
qldca
4楼-- · 2020-01-29 19:16
旧核放入新工程先clean,再重新生成ip
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