对CLK_25M延时处理，请问clk2什么作用？

reg clk1,clk2;
always@(posedge clk_100m or negedge rst_n)
    if(!rst_n)
        begin
            clk1 <= 1'd0;
            clk2 <= 1'd0;
        end
    else
        {clk2,clk1} <= {clk1,clk_25m};
        
wire clk_a = (clk_25m & clk1);