FPGA

求助，为什么我的信号必须写成output仿真才能看见波形

2020-01-27 12:38发布

站内问答 / FPGA
3377 4 4
  1. module fifo_ctrol(
  2.                                                 input                                                  user_clk,
  3.                                                 input                                                  ddr_clk,
  4.                                                 input                                                  rst,

  6.                                                                         );
  7.                                                                        
  8.                                 data_in<=0;
  9.                         end
  10.                 else if(!full_flag)
  11.                                         begin
  12.                                                 wr_en<=1;
  13.                                                 if(wr_ack)
  14.                                                         begin
  15.                                                                 data_in<=data_in+512'd10;
  16.                                                         end
  17.                                         end
  18.                                 else
  19.                                         begin
  20.                                                 wr_en<=0;
  21.                                         end
  22.         end

  24. fifo_ip wr_fifo (
  25.   .rst(rst), // input rst
  26.   .wr_clk(user_clk), // input wr_clk
  27.   .rd_clk(ddr_clk), // input rd_clk
  28.   .din(data_in_wire), // input [511 : 0] din
  29.   .wr_en(wr_en_wire), // input wr_en
  30.   .rd_en(rd_en_wire), // input rd_en
  31.   .dout(data_out), // output [255 : 0] dout
  32.   .full(full_flag), // output full
  33.   .wr_ack(wr_ack), // output wr_ack
  34.   .empty(empty_flag), // output empty
  35.   .valid(valid), // output valid
  36.   .rd_data_count(rd_data_count), // output [9 : 0] rd_data_count
  37.   .wr_data_count(wr_data_count) // output [8 : 0] wr_data_count
  38. );

  40. endmodule
复制代码
data_in,wr_en,rd_en三个信号是我定义的信号，在always块中赋值，三个信号连接到ip核上，所以我不需要输出他们，可是我发现只有把信号写成output 仿真中才能看到正确的数值。不写成output 仿真是三条蓝线。求助大佬是什么原因。
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
3条回答
1400240124
1楼-- · 2020-01-27 15:34
  1. module fifo_ctrol(
  2.                                                 input                                                  user_clk,
  3.                                                 input                                                  ddr_clk,
  4.                                                 input                                                  rst,

  6.                                                                         );
  7.                                                                        
  8. reg  [511:0] data_in;
  9. reg                                          wr_en;
  10. reg                                          rd_en;        




  15. wire [255:0] data_out;
  16. wire                                   full_flag;
  17. wire                                  empty_flag;
  18. wire                                  valid;
  19. wire                                  wr_ack;
  20. wire [8:0]          wr_data_count;
  21. wire [9:0]          rd_data_count;



  25. always@(posedge user_clk or negedge rst)
  26.         begin
  27.                 if(!rst)
  28.                         begin
  29.                                 wr_en<=0;
  30.                                 data_in<=0;
  31.                         end
  32.                 else if(!full_flag)
  33.                                         begin
  34.                                                 wr_en<=1;
  35.                                                 if(wr_ack)
  36.                                                         begin
  37.                                                                 data_in<=data_in+512'd10;
  38.                                                         end
  39.                                         end
  40.                                 else
  41.                                         begin
  42.                                                 wr_en<=0;
  43.                                         end
  44.         end
  45.        
  46. always@(posedge ddr_clk or negedge rst)       
  47.         begin
  48.                 if(!rst)
  49.                         begin
  50.                                 rd_en<=0;
  51.                         end
  52.                 else if((!empty_flag))
  53.                                         begin
  54.                                                 //data_out_r<=data_out;
  55.                                                 rd_en<=1;
  56.                                         end
  57.         end
  58. fifo_ip wr_fifo (
  59.   .rst(rst), // input rst
  60.   .wr_clk(user_clk), // input wr_clk
  61.   .rd_clk(ddr_clk), // input rd_clk
  62.   .din(data_in_wire), // input [511 : 0] din
  63.   .wr_en(wr_en_wire), // input wr_en
  64.   .rd_en(rd_en_wire), // input rd_en
  65.   .dout(data_out), // output [255 : 0] dout
  66.   .full(full_flag), // output full
  67.   .wr_ack(wr_ack), // output wr_ack
  68.   .empty(empty_flag), // output empty
  69.   .valid(valid), // output valid
  70.   .rd_data_count(rd_data_count), // output [9 : 0] rd_data_count
  71.   .wr_data_count(wr_data_count) // output [8 : 0] wr_data_count
  72. );

  74. endmodule
复制代码
1400240124
2楼-- · 2020-01-27 20:33
之前上传的代码有点问题，重新传了一份。麻烦大家
zhangmangui
3楼-- · 2020-01-27 22:41
不写为output的话就认为信号没用  被优化掉了

一周热门 更多>