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大侠们ZYQN FIFO 出来后的tvalid 与 tuser没有对齐，怎么解决？

2020-01-27 13:32发布

站内问答 / FPGA
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最近调试图像，图像老是有错位，后来发现是FIFO出来后的tvalid 与 tuser没有对齐（tuser延后了），各位大侠，请问这种情况有什么好的解决办法？

注：tready 一直为正常为1，
tuser 为一帧图像的开始
如图 如图
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2条回答
zhangmangui
1楼-- · 2020-01-27 17:19
 精彩回答 2  元偷偷看……
liujianliang
2楼-- · 2020-01-27 19:25
现在解决了吗？
是不是图像进fifo 时的 HSYC和HSYNV时序不对？

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