AD9642与altera FPGA的时序处理

2020-01-27 13:37发布

AD9642是250M的DDR LVDS接口AD芯片,与cyclone V连接后做做时序,总是不稳定,有没有哪位大神用过这个芯片,时序处理上需要注意什么?
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3条回答
phdwong
1楼-- · 2020-01-27 17:47
1 板级走线情况
2 时钟质量情况,包括相位
3 SDC相关约束情况
dpf_eei
2楼-- · 2020-01-27 19:28
稳定到150M就再也上不去了,关键是250的时钟还有一些内部逻辑要做,我是感觉FPGA的内部一到250就不行了,有没有更好的思路?
feihufuture
3楼-- · 2020-01-28 00:44
dpf_eei 发表于 2019-7-7 20:29
稳定到150M就再也上不去了,关键是250的时钟还有一些内部逻辑要做,我是感觉FPGA的内部一到250就不行了,有 ...

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