FPGA

求帮忙看一下这个原理图写的vhdl为什么不一样

2020-01-30 15:47发布

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  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. ENTITY MUX21 IS
  4. PORT(A,B,S:IN std_logic; Y:OUT std_logic);
  5. END MUX21;
  6. ARCHITECTURE one OF MUX21 IS
  7. signal a1,b1,c1:std_logic;
  8. begin
  9.                 a1<=A and S;
  10.                 b1<=not b;
  11.                 c1<=(not S) and (not b1);
  12.                 Y<=a1 or c1;
  13. END architecture one;
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7条回答
ococ
1楼-- · 2020-01-30 17:05
正常吧。
有地方优化了。
b经过两次取反就是自己本身了。
洛杉矶been
2楼-- · 2020-01-30 19:18
ococ 发表于 2019-5-24 13:51
正常吧。
有地方优化了。
b经过两次取反就是自己本身了。

那怎么能得到图片那种方式呢
洛杉矶been
3楼-- · 2020-01-30 20:49
ococ 发表于 2019-5-24 13:51
正常吧。
有地方优化了。
b经过两次取反就是自己本身了。

那怎么能得到图片那种方式呢
zhangmangui
4楼-- · 2020-01-30 23:33
 精彩回答 2  元偷偷看……
洛杉矶been
5楼-- · 2020-01-31 00:30
zhangmangui 发表于 2019-5-24 22:56
功能一样就可以了    如果要完全一样   直接用原理图连接吧

你好，这个是作业要求，怎么在quartus用原理图连接呢
zhangmangui
6楼-- · 2020-01-31 01:00
洛杉矶been 发表于 2019-5-25 20:16
你好，这个是作业要求，怎么在quartus用原理图连接呢

这里我们默认您已经新建好了工程，在【File】菜单下点击【New】，即弹出用户设计建立向导，在【New】中选择【Design Files】-【Block Diagram/Schematic File】原理图文件输入
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