帮帮我看看哪里出问题了。达不到预期效果,我是个新手

2020-01-30 15:48发布

源程序:
entity tmp_tj is
port(clk,swch:in std_logic;
     tmp_s:in std_logic_vector(7 downto 0);
          tmp_room: in std_logic_vector(7 downto 0);
          ht,rg,swch:out std_logic
     );
end tmp_tj ;
architecture oper of tmp_tj is
signal tm_in :std_logic_vector(7 downto 0);
signal tm_set :std_logic_vector(7 downto 0);
begin
tm_in<=tmp_room;
tm_set<=tmp_s;
process(clk,swch)
begin
if (swch='1') then
  if(clk'event and clk='1' ) then
      if (tm_in=tm_set) then
                      ht<='1';
                                rg<='1';
                                swi<='0';
                  elsif(tm_in>tm_set) then
                      ht<='0';
                                rg<='1';
                  else
                      ht<='1';
                      rg<='0';
        end if;
                end if;
  end if;
end process;
end oper;

问题: 我不知道怎么跳出自动温度调节模式,我看了好久的语法书和修改好多方式都达不到预期效果 ,求大神指导谢谢
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3条回答
zhangmangui
1楼-- · 2020-01-30 16:03
VHDL中的判断相等是=还是==啊   
verilog是==
ucx
2楼-- · 2020-01-30 19:40
 精彩回答 2  元偷偷看……
xiaoxiao4816
3楼-- · 2020-01-30 23:55
ucx 发表于 2019-5-19 21:52
开始用VHDL的时候首先要明确其是一种硬件描述语言,也就是说你写一句话的时候要大概知道是一个什么电路。
...

明白了 谢谢

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