有ALTERA RapidIO经验的高手请进

FPGA

有ALTERA RapidIO经验的高手请进

2020-01-30 15:57发布

站内问答 / FPGA

4930 11

不知为何,从上电开始，还没有进行任何操作，drbell_waitrequest信号始终为高。这个状态实在SignalTap里看见的。
复位时间远远超过RapidIO MegaCore的要求200ns。
请问哪位知道原因？

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10条回答

GoldSunMonkey

1楼-- · 2020-01-30 17:57

不知道，帮顶

pianran

2楼-- · 2020-01-30 19:01

还是自己回复吧。
就是drbell_s_chipselect和drbell_s_write（或者drbell_s_drbell_s_read）必须全拉高才能使drbell_s_waitrequest拉低。
不过新的问题又来了。现在是不管给任何一个drbell寄存器设置新的值，读出来都是全0.不知道读写有什么特殊之处。