顶层和底层布线，中间两层电源和地，JLC做的样板，自己手动焊接，纯粹是好玩。
验证了很多东西啊，跟说明书上不一样，比如说等长、线间距、过孔、电源退耦等等。
除了时钟等长，其它等长不考虑，由自动调整的IODELAY来搞定，不用绕线了。
线宽0.12mm,线间距0.12mm，什么规则都没考虑，只是布通，刚开始还没考虑速度问题。
高速信号线上的过孔最多的有3个。
电源退耦，FPGA使用了2个bank，每个bank的供电2个0805的22uf和1个0603的0.1uf，VREF每个引脚一个0.1uf。
内存那边，一个芯片使用了6个0603的0.1uf退耦，旁边再加2个0805的22uf，比较零散，方便手动焊接。
先行验证的工程没有仔细调教IOSERDES，只是跑个功能，目前受制于BUFG速度，跑1.4G稳定了。
看IODELAY校准的参数，还有很大的提升空间。
高速啊内存的神秘面纱被揭开了。
下一步就使用IO的高级玩意，估计在K7上能跑到2.4G
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四层板跑这速度管不管阻抗都不会有问题，取决于控制器
最新进展，为了测试FPGA的极限性能，通过一些手段把数据速率加到了4G，FPGA的PLL工作在2GHz，手册说最高只能1350M，这超频了50%。
IO部件工作正常，某组byte能够正确的读写，但是某些拉的较长的信号线出现了误码，通过调整延时也无法解决，应该是遇到了阻抗问题。
你是自己写的控制器吗 还是用的IP
测试最高速度BUFR跑到了640M，BUFIO跑到1.28G，IO还能辨识 每个bit，对数据进行分析发现拖尾现象，应该是阻抗不匹配或者供电不稳定造成的，改进PCB应该能解决。
另一设计发现K7的IO输入能支持4.4gbps的速率，输出只能2.6gbps。
内存控制器都是自己写，从1G到2.2G的任意频率都能完成自校准.
目前的设计能够支持单一K7芯片上3组32bit，2.2g的控制器，下一步改进目标是2.6g到3.2g的速度，单一芯片达到38GB/s的带宽，相当于3根DDR3-1600内存条
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