vivado 时序违规问题，有没有人遇到 - 平头弟

vivado 时序违规问题，有没有人遇到

2020-01-30 16:20发布

站内问答 / FPGA

6449 9

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请问第一个框图中到底是哪个信号扇出过大？

第二框中是在说复位有问题吗？

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8条回答

二九结狐六体

1楼-- · 2020-01-30 20:20

精彩回答 2 元偷偷看……

2楼-- · 2020-01-30 20:45

二九结狐六体发表于 2019-3-7 09:58
帮你顶住啊！

谢谢帮顶

3楼-- · 2020-01-31 02:03

这个报告中还有个问题，我明明在工程中给的时钟是200mhz。requirement一栏一个是5才是，这里却写的1.7，算下来要588mhz了

4楼-- · 2020-01-31 02:55

跨时钟域没约束吧

5楼-- · 2020-01-31 06:24

ococ 发表于 2019-3-7 13:31
跨时钟域没约束吧

应该是没约束，在哪里约束呢？怎么约束呢？给个参考链接也行啊，谢谢啦

6楼-- · 2020-01-31 09:24

精彩回答 2 元偷偷看……

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