描述一下我的设计吧，多控制器（三个）的DDR3设计，就是简单的读写，三个一起读，一起写。
我用MIG3.9产生了IP，使用了user_design的代码进行了设计，然后想进行功能仿真验证代码的时序。
最后的顶层模块式这样的，输入时时钟和复位信号，输出时FPGA和DDR3的接口，然后建立了Testbench文件，给时钟，给复位信号，通过仿真发现，phy_init_done信号一直没有拉高，还请大家帮我分析一下可能的原因，谢谢了。
我的testbench文件只提供了时钟和复位信号，还有正常的例化，这会和它有关么?
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请问如何解决的？非常感谢
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