下面正式进入RT_Divider的讲解。实现除法的原理类似于手除法：①根据商的位数QW和分母DW的位数在分子前补适当个数0成为DW+QW位；②从分子头部开始选取NW+1位得dividend；③比较dividend与分母den的大小关系，如果dividend>=den则商1并从dividend中减去den，否则商0；④减后的差左移一位，取分子中下一位补到差的最低位，得新的dividend值；⑤如果计算结束，则装在商的值并从dividend取出余数输出，否则转到步骤③。从RT_Divider的原理可以看出共消耗QW个节拍，再加上延时处理，实际共消耗QW+2个节拍。
其实体头部如下：
Entity RT_Divider is generic(
         NW : integer := 16; DW: integer := 8; QW : integer := 0);
port(
         clock                                     : instd_logic;
         numerator                          : in std_vector(NW-1downto 0);
         denominator                      : in std_vector(DW-1downto 0);
         quotient                             :out std_vector(OneOf(QW-1, NW-DW-1, QW>0) downto 0);
         remainder                           : out std_vector(DW-1downto 0)
         );
End RT_Divider;
其中NW表示分子numerator的比特宽度，DW表示分母denominator宽度，QW表示表示商quotient的宽度。端口定义如同端口名。
实体结构如下：
constant m                                   :integer := quotient'length+denominator'length;
constant n                                    :integer := quotient'length;
signal den                                                                :std_vector(0 to DW-1);
signal num                                                                :std_vector(0 to NW-1);
signal div                                                                 :std_vector(0 to m-1);
signal dividend                                                        :std_vector(0 to DW);
signal cnt                                                         :std_vector(0 to LOG2(n));
signal quot                                                               :std_vector(quotient'range);
signal minus_en,calculated                        :std_logic;
signal bgn,calcing,start,ld_result   :std_logic;
Begin
dividend <= div(0 to DW);
minus_en <= calcing and dividend >= den;
Process(clock) begin
         if rising_edge(clock)then
31.             bgn <=b_nor(cnt) and not bgn and (denominator/=den or numerator/=num);
                   LoadValue(den,denominator, bgn);
                   LoadValue(num,numerator, bgn);
                   LoadDec(cnt,INT_STDV(n, cnt'length), bgn, b_or(cnt));
35.             start <=bgn;
                   calcing<= b_or(cnt);
                   ShiftLeft(div,'0');
                   LoadValue(div(0to DW-1), descend(dividend-den, DW), minus_en);
                   LoadValue(div,descend(num, m), start);
40.             ShiftLeft(quot,minus_en);
                   ResetSet(quot,start);
                   calculated <=STDZ(cnt = 1);
                   ld_result<= calculated;
                   LoadValue(quotient,quot, ld_result);
45.             LoadValue(remainder,div(0 to DW-1), ld_result);
         end if;
End process;
End myFavor;
打开Divider.vhd可见dividend<= div(0 to DW);在第27行，对bgn信号赋值行为第31行。信号bgn是begin的缩写，表示开始计算。
行31中b_nor(cnt)and not bgn表示计算结束denominator/=den or numerator/=num表示输入分子或分母较上一轮运算发生改变。
行32、33表示把分母和分子分别装载到den和num。
行27实现截取NW+1位功能，相当于步骤②。
行37、38、39实现步骤③和④功能。
行44与45完成步骤⑤。
RT_Divider功能模块的正确性可以通过仿真软件自行验证。在此不画蛇添足。
RT_Divider除法器是串行除法器，其优点是消耗的资源较少，且资源增长随位数线性增长。缺点是需要消耗更多时间，前面已经提到需要QW个时钟节拍。算法原理中②③④步骤表明每次试商1个比特，如果对逻辑作适当修改，每次试商2个比特即有0,1,2,3四种试商值，那么一次计算只需要QW/2个时钟节拍，命名此除法器为RT2_Divider。类似地可以一次试商4个比特得RT4_Divider，一次计算又缩小一半，为QW/4个时钟节拍。RT4_Divider相对于RT_Divider资源消耗略有增大，clock最高时钟略有降低。如果想获得每个时钟进行一次除法运算，有两种方法。方法一是我们常说的查表法，思路是通过分母查表获得倒数然后再和分子相乘。查表法的优点是可以获得每个时钟一次运算的吞吐量，缺点是消耗过多的资源，且资源随位数呈指数增长，很难超过16位。那么方法二是并行使用多个RT4_Divider，对于32位除法，只需使用8个RT4_Divider，其资源消耗略高于RT_Divider的8倍。

dybestboy 发表于 2019-1-14 21:14
你好~你用的仿真软件是什么？

QUARTUS软件中集成的free版modelsim