勇敢的芯伴你玩转Altera FPGA连载38：：Verilog代码风格之双向管脚的控制代码特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 对于单向的管脚，输入信号或者输出信号，他们的控制比较简单，不需要太复杂的控制，输入信号可以直接用在各类等式的右边用于作为赋值的一个因子；而输出信号则通常在等式的左边被赋值。那么，既可以作为输入信号又可以作为输出信号的双向信号又是如何进行控制的呢？如果直接的和单向控制一样即做输入又做输出，势必会使信号的赋值发生紊乱。列举一个简单的冲突，就是当输入0而输出1时到底这个信号是什么值？而我们如何控制才能够避免这类我们不期望的赋值情况发生？我们可以先看看表5.1所列出的I/O驱动真值表。表5.1 I/O驱动真值表  驱动源  01xZ00XX01X1X1XXXXXZ01XZ