FPGA

刚学Verilog，编了下面的程序，仿真时运行出不来结果

2020-02-02 11:09发布

站内问答 / FPGA
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always @(FF or EF)
  begin
if(!FF)
begin
  WEN<=0;
  Tx_Start<=1;
  REN<=1;
  end

if(!EF)
begin
WEN<=1;
REN<=0;
Tx_Start<=0;
end
1.jpg

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1条回答
littbi
1楼-- · 2020-02-02 13:27
代码应该没有错，仿真的步骤是不是错了，我用过文件仿真，好像要设置一下东西。

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