1. timescale 1ns / 1ps
   
2. //////////////////////////////////////////////////////////////////////////////////
   
3. // Company:
   
4. // Engineer:
   
5. //
   
6. // Create Date: 19:48:31 11/05/2017
   
7. // Design Name:
   
8. // Module Name: decoding
   
9. // Project Name:
   
10. // Target Devices:
    
11. // Tool versions:
    
12. // Description:
    
13. //
    
14. // Dependencies:
    
15. //
    
16. // Revision:
    
17. // Revision 0.01 – File Created
    
18. // Additional Comments:
    
19. //
    
20. //////////////////////////////////////////////////////////////////////////////////
    
21. module decoding(clk,In,Xout_VGA,Yout_VGA,Out,Ready,Xout_VGA_F,Yout_VGA_F,Rout,Cout);
    
22. input clk;
    
23. input [7:0]In;
    
24. output reg [9:0]Xout_VGA;//X输出VGA
    
25. output reg [9:0]Yout_VGA;//Y输出VGA
    
26. output reg [9:0]Xout_VGA_F;//Y输出VGA目的地
    
27. output reg [9:0]Yout_VGA_F;//Y输出VGA目的地
    
28. output reg [7:0]Out;//输出
    
29. output reg [4:0]Ready;//0为数据,1为D,2为.,3为X,4为Y,5为x,6为y,7为R,8为C，9为负号
    
30. output reg[1:0]Rout;//=1记录
    
31. output reg[1:0]Cout;//=1清除
    
32. 
    
33. reg [1:0]Reading;//数据读取
    
34. reg [1:0]XsReading;//小数读取标识
    
35. reg [1:0]Sign;//1为正，0为负
    
36. reg [9:0]Cache;//整数和整体数据缓冲
    
37. reg [1:0]Count;//计数
    
38. //D-12.34XD56.78Y
    
39. initial
    
40. begin
    
41. Reading=0;
    
42. Cache=0;
    
43. Count=1;
    
44. XsReading=0;
    
45. Rout=0;
    
46. Cout=0;
    
47. end
    
48. 
    
49. always [url=home.php?mod=space&uid=72445]@[/url] (posedge clk)
    
50. begin
    
51. Rout<=0;
    
52. Cout<=0;
    
53. Ready<=0;
    
54. if(In==68)//D
    
55. begin
    
56. Reading<=1;
    
57. Ready<=1;
    
58. XsReading<=0;
    
59. end
    
60. if(In==45)//-
    
61. begin
    
62. Sign<=0;
    
63. Ready<=9;
    
64. end
    
65. if(In==46)//.
    
66. begin
    
67. XsReading<=1;
    
68. Ready<=2;
    
69. end
    
70. if(In==88||In==89||In==120||In==121)//X,x,Y,y
    
71. begin
    
72. Reading<=0;
    
73. if(In==88)
    
74. begin
    
75. Ready<=3;
    
76. end
    
77. if(In==89)
    
78. begin
    
79. Ready<=4;
    
80. end
    
81. if(In==120)
    
82. begin
    
83. Ready<=5;
    
84. end
    
85. if(In==121)
    
86. begin
    
87. Ready<=6;
    
88. end
    
89. end
    
90. if(In==82||In==67)//R或者C
    
91. begin
    
92. Reading<=0;
    
93. XsReading<=0;
    
94. if(In==82)
    
95. begin
    
96. Ready<=7;
    
97. Rout<=1;
    
98. end
    
99. if(In==67)
    
100. begin
     
101. Ready<=8;
     
102. Cout<=1;
     
103. end
     
104. end
     
105. end
     
106. 
     
107. always @ (posedge clk)
     
108. begin
     
109. //整数数据读取
     
110. if(Reading==1&&XsReading==0&&In!=68&&Count==1&&In!=45)//第一位
     
111. begin
     
112. Cache<=In-48;
     
113. Out<=Cache[7:0];
     
114. Cache<=(Cache*10);
     
115. Count<=2;
     
116. end
     
117. else if(Reading==1&&XsReading==0&&In!=68&&Count==2&&In!=45)//第二位
     
118. begin
     
119. Cache<=(Cache+In-48);
     
120. Out<=In-48;
     
121. Count<=1;
     
122. end
     
123. //小数
     
124. if(Reading==1&&XsReading==1&&In!=68&&In!=45)
     
125. begin
     
126. Out<=In-48;
     
127. end
     
128. 
     
129. //输出为负数
     
130. if(In==88&&Sign==0)
     
131. begin
     
132. Cache<=464-Cache*2;
     
133. Xout_VGA<=Cache;
     
134. Cache<=0;
     
135. end
     
136. else if(In==89&&Sign==0)
     
137. begin
     
138. Cache<=274+Cache*2;
     
139. Yout_VGA<=Cache;
     
140. Cache<=0;
     
141. end
     
142. else if(In==120&&Sign==0)
     
143. begin
     
144. Cache<=464-Cache*2;
     
145. Xout_VGA_F<=Cache;
     
146. Cache<=0;
     
147. end
     
148. else if(In==121&&Sign==0)
     
149. begin
     
150. Cache<=274+Cache*2;
     
151. Yout_VGA_F<=Cache;
     
152. Cache<=0;
     
153. end
     
154. //输出,为正数
     
155. if(In==88&&Sign==1)
     
156. begin
     
157. Cache<=464+Cache*2;
     
158. Xout_VGA<=Cache;
     
159. Cache<=0;
     
160. end
     
161. else if(In==89&&Sign==1)
     
162. begin
     
163. Cache<=274-Cache*2;
     
164. Yout_VGA<=Cache;
     
165. Cache<=0;
     
166. end
     
167. else if(In==120&&Sign==1)
     
168. begin
     
169. Cache<=464+Cache*2;
     
170. Xout_VGA_F<=Cache;
     
171. Cache<=0;
     
172. end
     
173. else if(In==121&&Sign==1)
     
174. begin
     
175. Cache<=274-Cache*2;
     
176. Yout_VGA_F<=Cache;
     
177. Cache<=0;
     
178. end
     
179. 
     
180. end
     
181. endmodule

复制代码
在这段程序中，In是从串口模块中接收的，然后X_out,Y_out,X_out_F,Y_out_F都是输出到VGA模块的，OUT模块的就是重新编码发到串口的TX（检验接收的数据对不对）,
在整数数据读取这段代码中

1. f(Reading==1&&XsReading==0&&In!=68&&Count==1&&In!=45)//第一位
   
2. begin
   
3. Cache<=In-48;
   
4. Out<=Cache[7:0];
   
5. Cache<=(Cache*10);
   
6. Count<=2;
   
7. end

复制代码
当Out<=Cache[7:0];的时候，串口调试助手第一位就永远是0,但是如果写成Out<=In-48;就可以读出正确数据，请问一下这是什么原因呢，谢谢了，程序的目的输入过来的数据都是D12.34XD56.78Y或者D-12.34XD-56.78Y,也就是需要把整数位解码出来,D是起始标志,X,Y可以换为x,y,输入R,C都是在另一个VGA模块中保存/清除的指令