准则6，尽量避免使用门控时钟。这就是上一帖的内容，不能随便拿来一个信号就用作时钟，特别是不要用组合逻辑产生时钟。通常只使用输入到FPGA时钟专用引脚的晶振信号和锁相环输出作为时钟，个别使用同一块电路板上，其他接口芯片送出的较高速时钟信号作为时钟。
有了这些准则，跨时钟域问题就变得简单了。
同源时钟之间数据交互
同源时钟，是指相位关系确定的时钟。比如同一个锁相环输出的不同频率的时钟。例，用50M晶振，产生一个62.5M的系统时钟sysClk和一个125M的接口时钟hClk，hClk用于和外部DDR交互数据。只需要把sysClk和hClk的相位都设成0，那么在sysClk下输出的数据可以直接在hClk下两个时钟读取一次，同样在hClk下两个时钟更新一次的数据可以直接在sysClk下读取。切忌画蛇添足把sysClk和hClk的相位设置成有半个或1/4时钟周期的延时错相。这种错相的行为等同于010帖提到的双沿交替使用时钟。
异源低速信号同步化
准则4的示例就是异源低速信号同步化的方法，可以把准则4中的A信号看作低速信号的时钟，然后把en <= S0=1 and S1=0;作为使能信号读写异源数据，而不是直接使用A作为时钟信号。A的一个周期包含了系统时钟的多个周期，多个周期意味着可以做更多的逻辑处理，因此这种同步处理也使得后续逻辑处理更加灵活。这个在系统时钟下的en，等效于A的上升沿。而有时我们需要用A的下降沿，那么就是en <= S0=0 and S1=1; 或者同时使用A的上升沿和下降沿en<= S0 xor S1; 这种同步化的行为在设计中经常遇到，我们希望更加突出地显示使用上升沿还是下降沿，专注于设计其他逻辑不用费神去思考S0和S1那个为0那个为1表示上升沿或者下降沿。就像使用rising_edge(clock)或者falling_edge(clock)，不再使用clock’event and clock=’1’一样。这种突出显示提高了可读性是显而易见的。
上述判断上升沿的方式，本质上是对S0和S1的差分处理。所以定义两个函数，分别为正差分PosDiff(v) （Positive Difference）和负差分NegDiff(v)用来显式地表示上升沿或者下降沿。函数的定义非常简单：PosDiff(v)：return not v(v’left) and v(v’right);这样，我们在做时钟处理的时候，可以不加思考地写成如下形式。
signal y_A         :std_vector(0 to 1);
Process(clock) begin
         if rising_edge(clock) then
                   ShiftLeft(y_A,A);
                   en <=PosDiff(y_A);
         end if;
End process;
我们把早已把ShiftLeft，PosDiff和NegDiff写在自定义库里面了，en可以根据实际情况写成组合逻辑或时序逻辑。而对于双沿处理可以用PosDiff(y_A) or NegDiff(y_A)，或者用异或逻辑写成y_A(0) xory_A(1)，等同于使用函数b_xor(y_A)来实现。
中高速信号的同步化
对于中高速信号，以扩大位宽的方法即可降速为低速信号B。并产生一个类似时钟的信号A，A使用异源时钟在B值更新的时候翻转。然后再按照按照低速信号办法产生y_A，在b_xor(y_A)时刻读取B。从系统时钟到接口时钟过程类似，不作赘述。
有时信号B为异步通信信号，即发发停停，比如以太网数据。此时不一定要扩大位宽，采用异步RAM缓存的方法也可以解决问题。
小结
本文以简单实例分析了信号同步化的必要性和注意事项，强调了应尽量遵循的六条准则。希望此帖能给FPGA代码工程师一点启迪。