本帖最后由 光阴时钟 于 2017-10-12 19:41 编辑

一、创建工程
1、新建一个RTL工程;
2、选择语言Verilog;
3、选择添加或创建文件（源文件是.v文件，约束文件是.xdc文件，还可添加IP文件）;
4、选择板子和芯片;
完毕
二、进入工程
1、运行 Flow Navigator->RTL Analysis，查看设计逻辑图;
2、添加_tb.v测试文件，Project Manager->Add Sources->Add or Create Simulation Sources ;
三、仿真
1、Project Manager ->Simulation Settings->Simulation ->Simulation Run Time(可以设置200ns)
2、Run Simulation ->Run Behavioral Simulation（自动显示仿真结果）
3、 File -> Close Simulation，关闭仿真（可以选择保存波形）
四、综合设计并分析工程输出
1、Flow Navigator ->Synthesis ->Run Synthesis(综合的过程是在.v文件里面运行的)；
2、选择Open Synthesized Design，可以看综合的输出；
3、选择Project Summary ，可查看工程的情况 ，选择Table按钮，可查看板子资源使用情况；
4、Flow Navigator-> Synthesis->Schematic,可查看综合设计的原理图；
五、实现设计并分析输出
1、 Implementation->Run Implementation（实现过程在综合设计里面运行）
2、Open implemented design 查看实现的设计视图
3、关闭实现设计视图，打开Project Summary，查看输出
4、在底部选择report,查看资源使用情况
六、运行时间仿真
1、Simulation->Run Simulation->Run Post-Implementation Timing Simulation(开始仿真，lab1_tb作为顶层模块仿真)2、File -> Close Simulation，关闭仿真
七、下载到板子上验证
[size=13.3333px]1、给板子接上电源，接好USB线，打开电源
[size=13.3333px]2、Program and Debug -> Generate Bitstream（产生比特流的过程实在实现的设计中运行的）；
3、完成后弹出对话框， 选择Open Hardware Session；
4、 点击Open New Hardware Target
5、全部点击next,直至finish（会自动连接上板子）
6、可以在Hardware窗口查看，板子的状态，连上了会显示激活的状态；
7、可以在[size=13.3333px]Hardware device properties 查看生成的.bit文件是否已经加载完；
8、右键单击板子型号，选择Program Device->Program,把程序下载到板子上；


9、观看板子现象，对照设计文件验证结果是否准确