FPGA

学习使用vivado的HLS工具

2020-02-02 11:44发布

站内问答 / FPGA
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本帖最后由 光阴时钟 于 2017-10-11 20:17 编辑

第一个实验的目的：

1、创建工程，
2、运行C代码，
3、验证RTL代码并生成IP包
开始操作：
file->new project ；创建一个工程
Add files->添加设计.c设计文件或创建新的.c设计文件（最好在这里操作文件，而且设计文件不能和顶层函数（top function）保存在一块，不然会报错，添加文件的路径也不能是中文的，否则会报错）
Add files->添加测试设计**_test.c设计文件（头文件不用添加，工程会自动在目录下搜索，把头文件和设计文件和测试文件全部放在一起即可）
Part selection, （选择板子类型xc7k160tfbg484-2）
finish
仿真：
1、Project->Run C simulation  C仿真，看下代码有没有错
2、C systhesis  目的是将C设计合成为RTL设计
3、RTL级仿真：Solution->RunC/RTL cosimulation
4、IP包的生成：Solution->Export TL，最后得到impl文件，其中就有我们所需要的三个子文件ip，verilog，vhdl


整个的框架就是这样，图是从官方教程截的，附件有可用的代码，有兴趣可以试一下


















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1条回答
gujiamao12345
1楼-- · 2020-02-02 11:55
ASIC要用到这个HLS？

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