FPGA

DDR2 IP核输入时钟

2020-02-02 11:46发布

站内问答 / FPGA
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本帖最后由 哥哥有条龙 于 2017-10-8 14:25 编辑

生成DDR2 IP核，设置的输入是50Mhz，输出是166.667Mhz，half-rate模式。但是在使用时，只有输入小于25Mhz的时钟才有数，输入50Mhz不行。这是为什么？
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1条回答
feihufuture
1楼-- · 2020-02-02 14:46
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