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CPLD能烧写，但是不运行，工程配置哪里可能影响？

2020-02-02 12:05发布

站内问答 / FPGA
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小弟在用ALTERA的EPM570设计逻辑，是新建的QUARTUS工程。编译和烧写都没问题，后来再设计了一个TEST脚输出一个时钟、确认程序并没有跑起来。然后我考虑到以前的570的工程都没问题，我就把V文件复制到老的工程中去，然后在老工程中重新配置管脚，再烧写，程序就跑起来了。但是我一直没搞清楚，QUARTUS的哪个配置能影响CPLD的实际运行？
不知道有没有遇到过此类问题的老师？谢谢。
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2条回答
waiter
1楼-- · 2020-02-02 16:10
感觉你这个问题像是管脚分配出错了。也就是说实际上设计已经跑起来了，比如你原本是分配A1脚给test输出时钟，但是你管脚约束不对，所以其实这个test信号从别的脚输出去了。
建议你先查一下管脚分配结果。
waiter
2楼-- · 2020-02-02 19:58
你如果不想检查管脚分配结果，就看你这个FPGA有多少个用户管脚，全部都赋值为test的信号，然后再编译工程，再下载试试。

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