大家好，请教一个问题。
首先，背景是我用VHDL编程经验并不多，现在写了一个组合逻辑的比较器，代码如下：

1. LIBRARY IEEE;
   
2. USE IEEE.STD_LOGIC_1164.ALL;
   
3. USE IEEE.STD_LOGIC_UNSIGNED.ALL;
   
4. USE IEEE.STD_LOGIC_ARITH.ALL;
   
5. 
   
6. ENTITY com_8 IS
   
7. PORT
   
8. (
   
9.     datax : in std_logic_vector(7 downto 0);        --比较数据x
   
10.     datay : in std_logic_vector(7 downto 0);        --比较数据y
    
11.     c_out : out std_logic;                          --比较结果，x>y 输出1，否则输出0
    
12.     e_out : out std_logic;                          --比较结果，x=y 输出1，否则输出0
    
13.     c_in : in std_logic;                            --比较结果输入，用于级联 --大于
    
14.     e_in : in std_logic;                             --比较结构输入，用于级联 --相等
    
15.     --clk : in std_logic
    
16. );
    
17. END com_8;
    
18. 
    
19. ARCHITECTURE behavior OF com_8 IS
    
20. 
    
21. signal b_c, b_e : std_logic;
    
22. signal buff_e : std_logic_vector(7 downto 0);
    
23. signal equ : std_logic_vector(7 downto 0);
    
24. 
    
25. BEGIN
    
26. 
    
27.         process(clk)
    
28. 
    
29.         begin
    
30.                 if(clk'event and clk='1') then
    
31.                         e_out <= b_e;
    
32.                         c_out <= b_c;
    
33.                 end if;
    
34.        
    
35.         end process;
    
36.        
    
37.         buff_e(0) <= datax(0) xnor datay(0);
    
38.         buff_e(1) <= datax(1) xnor datay(1);
    
39.         buff_e(2) <= datax(2) xnor datay(2);
    
40.         buff_e(3) <= datax(3) xnor datay(3);
    
41.         buff_e(4) <= datax(4) xnor datay(4);
    
42.         buff_e(5) <= datax(5) xnor datay(5);
    
43.         buff_e(6) <= datax(6) xnor datay(6);
    
44.         buff_e(7) <= datax(7) xnor datay(7);
    
45.        
    
46.        
    
47. --        equ(0) <= (buff_e(7) and (datax(6) and(not datay(6))));
    
48. --        equ(1) <= (buff_e(7) and buff_e(6) and (datax(5) and(not datay(5))));
    
49. --        equ(2) <= (buff_e(7) and buff_e(6) and buff_e(5) and (datax(4) and(not datay(4))));
    
50. --        equ(3) <= (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and (datax(3) and(not datay(3))));
    
51. --        equ(4) <= (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and buff_e(3) and (datax(2) and(not datay(2))));
    
52. --        equ(5) <= (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and buff_e(3) and buff_e(2) and (datax(1)and(not datay(1))));
    
53. --        equ(6) <= (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and buff_e(3) and buff_e(2) and buff_e(1) and (datax(0)and(not datay(0))));
    
54. --        equ(7) <= (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and buff_e(3) and buff_e(2) and buff_e(1) and buff_e(0) and c_in);
    
55.        
    
56.         b_e <= buff_e(0) and buff_e(1) and buff_e(2) and buff_e(3) and buff_e(4) and buff_e(5) and buff_e(6) and buff_e(7) and e_in;
    
57.        
    
58.         --b_c <= (datax(7)and(not datay(7))) or equ(0) or equ(1) or equ(2) or equ(3) or equ(4) or equ(5) or equ(6) or equ(7);
    
59.        
    
60.        
    
61.         b_c <= (datax(7)and(not datay(7))) or
    
62.                         (buff_e(7) and (datax(6) and(not datay(6)))) or
    
63.                         (buff_e(7) and buff_e(6) and (datax(5) and(not datay(5)))) or
    
64.                         (buff_e(7) and buff_e(6) and buff_e(5) and (datax(4) and(not datay(4)))) or
    
65.                         (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and (datax(3) and(not datay(3)))) or
    
66.                         (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and buff_e(3) and (datax(2) and(not datay(2)))) or
    
67.                         (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and buff_e(3) and buff_e(2) and (datax(1)and(not datay(1)))) or
    
68.                         (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and buff_e(3) and buff_e(2) and buff_e(1) and (datax(0)and(not datay(0)))) or
    
69.                         (buff_e(7) and buff_e(6) and buff_e(5) and buff_e(4) and buff_e(3) and buff_e(2) and buff_e(1) and buff_e(0) and c_in);
    
70. 
    
71. END behavior;

复制代码
但是，生成的RTL电路结构并非我想要的形式，实际生成的RTL电路采用了多级级联的与方式，这样导致了仿真出现很多毛刺，RTL 电路如下图：

我的想法是这些逻辑与门应该是多输入的方式存在，而非级联，就算浪费点，速度也不会太慢。
想请教大家的是，我该如何做呢？或是如何设置呢？