1. /////////////////sdi数据输出控制//////////////////////////////
   
2. 
   
3. always [url=home.php?mod=space&uid=72445]@[/url] (negedge clk_ad  or negedge cnv_reg or negedge rst_n )        //由于ADC是在SCK时钟的上升沿锁存数据，所以需要在SCK的下降沿将数据输出，以满足一定的建立时间
   
4. begin                      //而且第一个SDI上的数据是由CNV的下降沿触发
   
5. 
   
6.         if(!rst_n)
   
7.     sdi_reg<=1'b1;    //如果复位，则使SDI输出为高
   
8.         else
   
9.     if(wr_done)
   
10.         begin
    
11.            if(sdi_en)
    
12.                sdi_reg<=1'b0;
    
13.            else
    
14.               sdi_reg<=1'b1;
    
15.           end
    
16.                        
    
17.    else
    
18.        begin
    
19.           if(sdi_en)
    
20.               sdi_reg<=cmd[Data_length-cnt1];
    
21.           else
    
22.               sdi_reg<=1'b1;
    
23.                                        
    
24.       end
    
25. end
    
26. 
    
27. /////////////////////////////////////////////////////////////

复制代码以上仅是一段代码，ADC芯片为AD4000，SPI通信，4线TURBO模式。
clk_ad是向ADC输出的时钟即SCK，cmd是要写的指令，用于设定ADC为TURBO模式，wr_done是写数据是否完成的标志。向ADC写数据的时序如下图所示




编译之后总是显示    if(wr_done)  这一行有错误，
错误为：
Error (10200): Verilog HDL Conditional Statement error at AD4000_Interface.v(305): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct


求大神指点