分享海量FPGA设计技巧学习资料

2020-02-02 12:54发布

本帖最后由 mdykj33 于 2017-5-24 11:10 编辑

1.如何在MODELSIM中仿真ISE的IP核
明德扬分享的在MODELSIM中仿真带IP核的XILINX工程方法，一步步教你怎么添加仿真库，怎么实现ISE的IP核的仿真详细步骤。

在MODELSIM中仿真XILINX工程.pdf (903.02 KB, 下载次数: 53) 2017-3-27 19:33 上传点击文件名下载附件

2.红外接收verilog工程分享实测可用
明德扬分享的红外接收工程，该工程甚至至简设计法实现，已经在板子上亲测可用。需要该功能的，添加verilog文件就可以使用了。

红外接收2.rar (803.97 KB, 下载次数: 25) 2017-3-27 19:33 上传点击文件名下载附件

3.基于至简设计法的数字时钟设计
数字时钟是常见的毕业设计题目，看看如何使用至简设计法来设计数字时钟。

基于至简设计法的数字时钟设计.pdf (231.93 KB, 下载次数: 34) 2017-3-27 19:33 上传点击文件名下载附件

4.至简设计法中的四段式状态机
现在流行的状态机设计，一般可分为一段式、两段式和三段式，然而我们明德扬却发明了四段式状态机，并制定了一些规则，从此设计再不用胡思乱想，套用模板，填好关键信号就完成了，简单又不会出错！

至简设计法中的四段式状态机.pdf (165.08 KB, 下载次数: 40) 2017-3-27 19:33 上传点击文件名下载附件

5.基于PWM的LED灯代码实测可用
明德扬分享的调制PWM驱动LED工程,利用脉冲宽度调制调制出几个不同宽度的脉冲来驱动LED灯，添加verilog文件即可使用。

基于至简设计法实现的PWM调制verilog.rar (206.48 KB, 下载次数: 31) 2017-3-27 19:33 上传点击文件名下载附件

6.篮球倒计时verilog代码分享实测可用
明德扬设计的倒计时案例工程,24秒倒计时，实现可暂停可复位,添加代码即可使用。

倒计时案例.rar (928.28 KB, 下载次数: 25) 2017-3-27 19:33 上传点击文件名下载附件

7.闹钟工程代码分享
明德扬设计的闹钟工程案例，有24小时时钟计数器，可设定闹钟时间，可修改时钟时间，当到达闹钟设定时间时则蜂鸣器响。

闹钟.rar (544.24 KB, 下载次数: 25) 2017-3-27 19:33 上传点击文件名下载附件

8.基于至简设计法实现的万年历功能
明德扬至简设计法实现的万年历案例，具有年月日计数器，时间设定功能，自主判断大月小月平闰年的功能，添加verilog代码即可使用。

万年历.rar (442.74 KB, 下载次数: 26) 2017-3-27 19:33 上传点击文件名下载附件
9.FPGA设计技巧之gVim设计模板1
FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。

明德扬模板分享1.rar (85.16 KB, 下载次数: 12) 2017-5-24 11:10 上传点击文件名下载附件

10.FPGA设计技巧之gVim设计模板2
PGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。