fpga应用篇(二):边沿检测

2020-02-02 12:55发布

fpga应用篇():边沿检测上一篇介绍了阻塞赋值与非阻塞赋值,这次我们利用非阻塞赋值产生一个简单的应用即边沿检测,边沿检测一般用来产生使能信号。程序如下: code.png 综合后电路: 电路.png clk为主时钟分频之后得到的,程序中定义了clk_temp;我们希望clk_tempclk差一个主时钟的宽度,从综合后的电路我们可以看出,clk经过一个触发器之后生成clk_temp;符合我们的要求。 仿真.png 从仿真结果来看,clk_tempclk延迟一个主时钟的宽度,可以看出,在clk上升沿有一个和主时钟宽度一致的up信号,即完成上升沿检测。同理,下降沿检测一个道理,只需在源程序中改动一个符号的位置,你知道么?欢迎留言。
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3条回答
Yan.hong.yu
1楼-- · 2020-02-02 14:34
这个公众号是你写的吗?
nethopper
2楼-- · 2020-02-02 18:45
这个适用于同时钟域的边沿检测
azzzztec
3楼-- · 2020-02-02 19:37
不懂verilog,那两句clk和up的赋值语句看起来有点别扭。能不能简化一下?

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