xilinx的 fifo

2020-02-03 10:13发布

      使用深度为10宽度为16的fifo,当写一个数时:we由低变高起,第二个时钟上升沿时,empty信号由高变低,第十个上升沿时,full信号由低变高;当读一个数时:re由低变高,第二个时钟上升沿时,开始输出数据,第十个上升沿时,empty信号由低变高。
     将深度改为5,上面的时序关系并没有改变。
0条回答

一周热门 更多>