Altera FPGA Fifo使用遇问题

2020-02-03 10:37发布

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我调用了一个异步FiFO，有写申请，写时钟，写满，读时钟，读申请，读空，aclr，这几个信号，现在发现有写满的信号变化，但rdempty一直是高，不知为什么，请指点！

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2条回答

1楼-- · 2020-02-03 16:26

这几个信号要综合起来用才会得到正确的结果

2楼-- · 2020-02-03 20:51

这个FIFO读或写都是上升沿有效，对吧？我现在能写，能读，就是读出来的数不对。