Altera FPGA Fifo使用遇问题

2020-02-03 10:37发布

5521 3

我调用了一个异步FiFO，有写申请，写时钟，写满，读时钟，读申请，读空，aclr，这几个信号，现在发现有写满的信号变化，但rdempty一直是高，不知为什么，请指点！

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。

该问题目前已经被作者或者管理员关闭, 无法添加新回复

2条回答

1楼-- · 2020-02-03 16:26

这几个信号要综合起来用才会得到正确的结果

2楼-- · 2020-02-03 20:51

这个FIFO读或写都是上升沿有效，对吧？我现在能写，能读，就是读出来的数不对。