使用的是xilinx的FPGA，综合的工具是ISE，现在编写了一个iic的代码，由于设计的iic是主从适用的，所以scl引脚是双向端口，并且scl有用来做一些逻辑。在综合编译完成后，Timing Constraints的Clock Domains选项中找不到scl这个时钟信号。请问大侠们，要怎么样才能对scl这个时钟进行约束呢？