FPGA

并串转换程序有问题

2020-02-04 10:34发布

站内问答 / FPGA
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小弟自己编写的并串转换程序，可是输出总是0，各位大神帮忙看看这个程序是哪里有问题
  1. always@(posedge clk or negedge rst)
  2. begin
  3.     if(!rst)
  4.        begin
  5.           load<=1;
  6.          done<=0;
  7.          data_buf<=0;
  8.          sdata<=0;
  9.      end
  10.         else
  11.         begin
  12.   if(load)
  13.     begin
  14.       data_buf<=data_in;
  15.       sdata<=data_buf[15];
  16.       if(done)
  17.       begin
  18.         load<=0;
  19.       end
  20.       else
  21.       begin
  22.         if(count==14)
  23.           begin
  24.             count<=0;
  25.             done<=1;
  26.          end
  27.       else
  28.       begin
  29.          count<=count+1;
  30.          data_buf<=data_buf<<1;
  31.       end
  32.    end
  33.                 end
  34.     else
  35.        begin
  36.          data_buf<=0;
  37.        end
  38.   end
  39. end

  41. assign sout=sdata;
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3条回答
玄德
1楼-- · 2020-02-04 12:55

count 至少要在复位阶段清零。

其他不猜了，流程、宽度什么说明都没有，费劲。
学学modelsim仿真吧，很有用。


编程好烦
2楼-- · 2020-02-04 13:49
 精彩回答 2  元偷偷看……
waiter
3楼-- · 2020-02-04 19:44
LZ真是懒！

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